ايران ويج

سلام

دوستان من تازه دارم شروع ميكنم به VHDLنويسي.من برنامه خيلي ساده زير رو نوشتم.ولي موقع كمپايل errorميده.

entity S is
port (a,b,s :in bit;
o :out bit);

end;
--------------------
architecture D of S is
signal g,h :bit;
begin
g<=not(s) and a;
h<=s AND b;
o<=g or h;
end D;

در كامپايل كردن اين اطلاعات و خطاها رو ميده:
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Web Edition
Info: Processing started: Fri Sep 07 15:44:58 2007
Info: Command: quartus_map --import_settings_files=on --export_settings_files=off Vhdl1 -c Vhdl1
Info: Found 2 design units and 1 entities in source file Vhdl1.vhd
Info: Found design unit 1: S-D
Info: Found entity 1: S
Error: Node instance instantiates undefined entity Vhdl1
Error: Quartus II Analysis & Synthesis was unsuccessful. 1 error, 0 warnings
Error: Processing ended: Fri Sep 07 15:45:08 2007
Error: Elapsed time: 00:00:09
Error: Quartus II Full Compilation was unsuccessful. 1 error, 0 warnings

من كه تازه كارم و چيزي حاليم نيست.اگر كه كسي مشكلم رو بگه ممنون ميشم.

با كمال سپاس
S.Mahdizadeh

سلام
خیلی خوب که برای قرار دادن برنامه در سایت از کلید code استفاده کنید.
کد شما هیچ مشکلی ندارد.
لازم نام entity با نام پروژه و نام فایل VHDL با هم برابر باشند
از خطایی که داده است پیدا است شما نام پروژه را Vhdl1 انتخاب کردید.
برای رفع عیب, نام entity S is را به entity Vhdl1 is تغییر دهید.
همچنین نام فایل VHDL را Vhdl1 قرار دهید.

سلام

بله حق با شما است.ديروز راه افتاد.خيلي خيلي هم ممنون.

با كمال سپاس
S.Mahdizadeh